PLDとは？プログラマブルロジックデバイスの基本を解説

PLDとは？プログラマブルロジックデバイスの基本を徹底解説

はじめに：デジタル回路の進化とPLDの誕生

現代社会は、デジタル技術なしには成り立ちません。スマートフォン、PC、家電製品、自動車、産業機器、通信システムなど、あらゆる場所にデジタル回路が組み込まれています。これらのデジタル回路は、スイッチのオン・オフで情報を処理する論理ゲートの集合体です。

論理回路を物理的に実現する方法は、歴史とともに進化してきました。初期のリレーや真空管から始まり、トランジスタ、そして集積回路（IC）へと発展しました。ICの登場により、数多くの論理ゲートを小さなチップに集積することが可能になり、これがデジタル革命の礎となりました。

初期のICは、特定の固定された機能を持つロジックICが主流でした。例えば、特定の論理演算（AND、OR、NOTなど）を行うゲートICや、フリップフロップのような記憶素子IC、加算器やエンコーダといったより複雑な機能を持つ汎用ロジックICなどです。これらの汎用ロジックICを複数組み合わせることで、目的のデジタル回路を構築していました。

しかし、システムの複雑化に伴い、汎用ロジックICを多数接続するだけでは限界が見えてきました。必要な部品点数が増え、基板面積は大きくなり、配線は複雑化し、消費電力も増加します。そこで、より多くの機能を一つのチップに集積するニーズが高まりました。

このニーズに応える形で登場したのが、特定用途向け集積回路（ASIC：Application-Specific Integrated Circuit）です。ASICは、文字通り特定の用途のためにゼロから設計されるICであり、要求される機能を高性能かつ低消費電力で実現できます。大量生産する場合の単価も、汎用ICを多数使うよりも安価になることがあります。しかし、ASICの開発には莫大な初期投資（設計費用、マスク費用、製造費用など）と長い開発期間が必要です。一度製造してしまうと、設計変更は基本的に不可能であり、もし設計ミスがあれば、全てが無駄になってしまいます。この開発期間とコスト、そして柔軟性の欠如が、ASICの大きな課題でした。

特に、市場の要求が急速に変化する分野や、多品種少量生産の製品、あるいは開発初期段階で仕様が固まりきらない場合において、ASICの課題は顕著でした。ここで、ASICの高性能・高集積度と、汎用ICの柔軟性の「いいとこ取り」を目指した新しいタイプのデバイスが登場します。それがPLD（Programmable Logic Device：プログラマブルロジックデバイス）です。

PLDは、ユーザーが後から論理機能を書き換え（プログラム）できる集積回路です。設計者は、専用のツールを使って目的の回路を設計し、その設計情報をPLDに書き込むことで、そのPLDが設計通りの論理回路として機能するようになります。これにより、ハードウェアを物理的に変更することなく、ソフトウェアを書き換えるのと同じような手軽さで回路の機能を変えることが可能になりました。

本記事では、このPLDとは一体どのようなもので、どのような種類があり、どのように機能し、どのように設計するのかを、その基本的な仕組みから応用まで、詳細に解説していきます。

第1章：PLDの定義と基本的な考え方

PLD（Programmable Logic Device）とは、「ユーザーが現場で論理機能をプログラム可能な集積回路」の総称です。最も重要なキーワードは「プログラマブル」です。

論理回路は、入力信号に対して特定の論理演算を行い、出力信号を生成するものです。例えば、2つの入力AとBがあり、出力YがAとBの両方が真のときだけ真となる回路（ANDゲート）は、論理式 Y = A AND B で表現されます。より複雑な回路も、このような基本的な論理ゲートの組み合わせで表現できます。

従来の固定機能ICやASICでは、この論理ゲートの組み合わせや配線が、製造時点ですでに決定されていました。そのため、機能を変えるにはチップそのものを交換する必要がありました。

一方、PLDでは、チップ内部に多数の基本的な論理要素と、それらを接続するための配線リソースが備わっており、これらの論理要素の機能や接続を、ユーザーが後から電気的に設定できるようになっています。つまり、特定の入力信号に対してどのような出力信号を返すかを規定する「真理値表」や、それらをANDやORといった論理式で表現したものを、PLDの内部構造に「書き込む」ことで、目的の論理回路を実現するのです。

この「書き込み」は、専用のプログラマ（書き込み装置）や、開発ボード上のJTAGインターフェースなどを通じて行われます。一度書き込んだ後でも、多くのPLDは内容を消去して新しい論理機能に書き換えることが可能です。

PLDの基本的な考え方は、以下の要素で構成されます。

プログラマブルな論理要素: ユーザーが設定できる基本的な論理機能（AND、OR、NOT、フリップフロップなど）。初期のPLDではAND/ORアレイが主流でしたが、FPGAではLUT（Lookup Table）が中心です。
プログラマブルな配線: これらの論理要素間、および外部ピンとの接続を、ユーザーが設定できる配線リソース。
プログラミング技術: ユーザーの設計情報（コンフィギュレーションデータ）を内部のプログラマブルな要素に書き込むための技術。SRAM、Flashメモリ、Anti-fuseなどの技術が用いられます。

このプログラマブル性のおかげで、開発者はハードウェアの製造プロセスを経ることなく、手元で何度も設計の試行錯誤や機能変更を行うことができます。これは、デジタルシステム開発のスタイルを大きく変革しました。

第2章：PLDの種類

PLDは、その構造と集積度によっていくつかの種類に分類されます。歴史的に見ても、より複雑で高機能なデバイスへと進化してきました。ここでは主要なPLDの種類について解説します。

2.1 ROM (Read-Only Memory) と論理回路

厳密にはPLDに分類されないこともありますが、ROMも「プログラム可能な」メモリとして、簡単な組み合わせ回路の実現に利用されることがあります。ROMは、アドレスを入力として受け取り、そのアドレスに格納されているデータを読み出すデバイスです。

論理回路において、入力信号の組み合わせと出力信号の関係は、真理値表で表現できます。例えば、3つの入力A, B, Cに対して、1つの出力Yを生成する回路があるとします。この真理値表をROMに格納することを考えます。入力A, B, CをROMのアドレス入力とし、出力Yの値をそのアドレスに格納されるデータとします。3つの入力がある場合、アドレス空間は2^3 = 8通りです。それぞれの入力の組み合わせ（アドレス）に対して、対応する出力値をデータとしてROMに書き込んでおけば、ROMは真理値表通りの論理回路として機能します。

構造: アドレスデコーダとメモリセルアレイ。メモリセルは通常固定（マスクROM）またはプログラマブル（PROM, EPROM, EEPROM）。
プログラマブル性: メモリセルの内容を書き換えることで、真理値表を変更できる。
利点: 概念がシンプル。任意の組み合わせ回路を実装可能。
欠点: 順序回路（記憶素子が必要な回路）の実装には不向き。入力数が増えるとアドレス空間が指数関数的に増大し、必要なROM容量が非現実的になる（例えば10入力なら2^10 = 1024ワード、20入力なら2^20 = 1,048,576ワード）。

ROMは簡単な論理回路実装に使われることはありましたが、一般的なPLDとは異なり、内部に論理ゲートや配線リソースのプログラマブルなアレイを持つわけではありません。しかし、「真理値表を記憶することで論理回路を実現する」という考え方は、後のFPGAのLUT（Lookup Table）に繋がります。

2.2 PLA (Programmable Logic Array)

PLAは、より本格的な初期のPLDです。論理回路は、入力信号またはその反転を入力として、ANDゲートとORゲートの組み合わせで表現できることが知られています（積和形、和積形）。PLAは、この考え方に基づいて設計されています。

PLAの内部構造は、大きく分けて二つのプログラマブルなアレイから構成されます。

プログラマブルANDアレイ: 入力信号またはその反転から、複数の積項（Product Term、ANDの結果）を生成します。例えば、入力A, B, Cがある場合、AB、A’C、BC’などの積項を作成できます。どの入力の組み合わせでANDをとるかをプログラムできます。
プログラマブルORアレイ: プログラマブルANDアレイで生成された複数の積項から、必要なものを選んでORをとることで、最終的な出力信号を生成します。どの積項を選択してORをとるかをプログラムできます。
構造: プログラマブルANDアレイ + プログラマブルORアレイ。
プログラマブル性: ANDアレイとORアレイの両方の接続をプログラム可能。これにより、入力の任意の組み合わせから任意の積項を生成し、生成された積項の任意の組み合わせから任意の出力論理式を生成できる。
利点: 積和形論理式の標準的な表現に対応。論理式の簡略化に対応しやすい。
欠点: ANDアレイとORアレイの両方がプログラマブルであるため、内部のプログラマブルスイッチの数が多くなり、製造コストが高く、遅延も大きくなる傾向がある。また、利用できる積項の数に制限がある。

PLAは汎用性が高い反面、構造の複雑さが課題でした。

2.3 PAL (Programmable Array Logic)

PALは、PLAの課題を解決するために開発されたPLDです。PALもANDアレイとORアレイを持ちますが、PLAとは異なり、ANDアレイのみがプログラマブルであり、ORアレイは固定配線になっています。

構造: プログラマブルANDアレイ + 固定ORアレイ。
プログラマブル性: ANDアレイの接続のみをプログラム可能。生成された各積項は、特定のORゲートに固定的に接続されます。通常、1つのORゲートには限られた数の積項を入力できます。
利点: PLAに比べてプログラマブルな要素が少なくなり、構造がシンプル化、製造コスト低減、高速化が実現。
欠点: ORアレイが固定であるため、生成した積項を柔軟に組み合わせることができない。PLAに比べて表現できる論理式の自由度が低い。例えば、特定の積項を複数のORゲートで共有することが難しい。

PALはPLAよりも構造がシンプルで扱いやすかったため、広く普及しました。しかし、ORアレイが固定であることによる制約がありました。

2.4 GAL (Generic Array Logic)

GALはPALの改良版として開発されました。基本的な構造はPALに似ていますが、いくつかの重要な改良が加えられています。

出力ロジックマクロセル (OLMC: Output Logic Macrocell): GALの最も重要な特徴です。各出力ピンに接続されるOLMCは、プログラム可能な構成を持つ論理ブロックです。これにより、出力段で組み合わせ回路だけでなく、レジスタ（フリップフロップ）を構成して順序回路を実装したり、出力をアクティブHI/LOWに設定したり、3ステートバッファを制御したりといった、より柔軟な出力機能を実現できます。OLMCの構成をプログラムすることで、同じハードウェアで異なるロジックファンクション（例えば、単なる組み合わせ出力、またはレジスタ出力）を実現できます。
再書き込み可能: 初期のリフレキシブルリンクやOTP（One-Time Programmable） fuseだったPALやPLAに対し、GALは電気的に消去・再書き込み可能なEEPROMまたはFlashメモリ技術を採用しています。これにより、開発者は設計変更のたびに新しいチップを使う必要がなくなり、開発コストと時間が削減されました。
構造: プログラマブルANDアレイ + 固定ORアレイ + プログラマブルOLMC。
プログラマブル性: ANDアレイの接続とOLMCの構成をプログラム可能。
利点: PALに比べて出力構成の柔軟性が高い。再書き込み可能であるため開発効率が良い。
欠点: 基本的なロジックアレイはAND-OR構造であり、集積度には限界がある。

GALは、中小規模のロジック回路の実装に非常に便利なデバイスとして普及しました。

2.5 CPLD (Complex Programmable Logic Device)

CPLDは、複数のGAL/PALライクな論理ブロック（Function Block）を、プログラム可能な相互接続マトリクス（Interconnect Array）で結合した構造を持っています。

構造: 複数のファンクションブロック（内部はAND/ORアレイとマクロセル） + プログラマブル相互接続マトリクス + I/Oブロック。
プログラマブル性: 各ファンクションブロック内部のANDアレイとマクロセル、およびファンクションブロック間を接続する相互接続マトリクスの配線をプログラム可能。
特徴:
- 複数の小規模PLDをまとめたような構造。
- 論理遅延が予測しやすい（ファンクションブロック内の遅延 + 相互接続マトリクスの遅延）。
- 立ち上がりが速い（通常、電源投入後すぐにコンフィギュレーションが完了する）。
- 内部状態を電源OFF後も保持できる（FlashメモリやEEPROMベース）。
集積度: 数十ゲートから数万ゲート相当。中小規模の複雑なデジタル回路に適しています。
適用分野: Glue Logic（複数のIC間の接続ロジック）、シンプルな制御回路、アドレスデコード、状態遷移機械など。

CPLDは、より大規模な回路を実装できるようになりましたが、構造的にはAND-ORアレイが基本であり、後述するFPGAとは内部構造が異なります。

2.6 FPGA (Field-Programmable Gate Array)

FPGAは、現在のPLDの主流であり、最も高性能で集積度の高いデバイスです。「Field-Programmable」はユーザーが現場でプログラムできることを意味し、「Gate Array」はゲートの集まりを意味しますが、実際の内部構造は従来のゲートアレイとは異なります。

FPGAは、以下の主要な要素がアレイ状に配置され、プログラム可能な配線リソースによって相互に接続されています。

論理ブロック (Logic Block / Logic Cell): FPGAの中心的な要素で、基本的な論理機能を提供します。現代のFPGAの論理ブロックの多くは、LUT（Lookup Table）を基本としています。LUTは、入力信号をアドレスとして、メモリセルに格納された真理値表の値を読み出すことで、任意の組み合わせ回路を実装できます。LUTに加えて、フリップフロップ（レジスタ）も備わっており、順序回路も構成可能です。複数のLUTとフリップフロップを組み合わせることで、より複雑な論理機能を実現する「スライス」や「コンフィギュラブルロジックブロック（CLB）」といった単位を構成します。
配線リソース (Routing Resource): 論理ブロック間、論理ブロックとI/Oブロック間、およびI/Oブロック間を接続するためのプログラム可能な配線網です。水平方向、垂直方向、対角線方向に走る配線セグメントと、それらを接続するためのプログラム可能なスイッチマトリクスで構成されます。この配線リソースの豊富さが、複雑な回路の実装を可能にしています。
I/Oブロック (Input/Output Block): チップの外部ピンと内部ロジックを接続するインターフェースです。入出力バッファ、トライステート制御、プルアップ/プルダウン抵抗の設定、さまざまな入出力電圧規格への対応など、プログラム可能な機能を持ちます。
専用機能ブロック (Dedicated Hardware Blocks): 高性能なFPGAには、汎用的な論理ブロックでは効率的に実装するのが難しい特定の機能を高速に実行するための専用ハードウェアブロックが集積されています。
- DSPスライス: デジタル信号処理に特化したハードウェア（乗算器、アキュムレータ、加算器など）。高速な演算処理を必要とする用途（フィルタ、FFTなど）で威力を発揮します。
- ブロックRAM (BRAM): 大容量のメモリブロック。データストレージやLUT-RAMとして利用されます。デュアルポートアクセスやFIFOなど、柔軟な構成が可能です。
- クロックマネジメントタイル (Clock Management Tiles): PLL（Phase-Locked Loop）やDCM（Digital Clock Manager）などの機能を提供し、クロック信号の生成、分周、逓倍、位相シフトなどを行います。
- シリアルトランシーバー: 高速なデータ伝送を行うための物理層ハードウェア（ギガビットイーサネット、PCI Expressなど）。
- マイクロプロセッサコア: ハードウェアの柔軟性とソフトウェアの柔軟性を組み合わせるために、ARMなどのプロセッサコアを内蔵しているFPGAもあります（SoC FPGA）。
構造: LUTベースの論理ブロックアレイ + 豊富なプログラム可能な配線リソース + I/Oブロック + 専用機能ブロック。
プログラマブル性: 論理ブロック（LUTの内容、フリップフロップの使用有無など）、配線スイッチ、I/Oブロックの構成、専用ブロックの設定をプログラム可能。
特徴:
- 非常に高い集積度（数十万ゲートから数千万ゲート、論理セル数で表現されることが多い）。
- 大規模で複雑なデジタル回路、特に並列処理が重要な用途に適している。
- SRAMベースのものが主流であり、電源OFFでコンフィギュレーションデータが失われるため、外部メモリなどから毎回ロードする必要がある（一部FlashベースやAnti-fuseベースもある）。
- コンフィギュレーション完了までの時間（立ち上がり時間）がCPLDより長い場合がある。
- タイミング性能は配置配線の結果に大きく依存する。
集積度: 数万論理セルから数百万論理セル。
適用分野: デジタル信号処理、通信インフラ、画像処理、高性能コンピューティング、プロトタイピング、ASICエミュレーション、カスタムハードウェアアクセラレーションなど、幅広い分野で利用されています。

CPLD vs. FPGA

CPLDとFPGAはどちらもプログラマブルなデジタルICですが、構造と特徴が異なります。

特徴	CPLD	FPGA
基本的な論理	AND-ORアレイベース + マクロセル	LUTベース + フリップフロップ
構造	ブロック間を相互接続マトリクスで接続	セルアレイ状に配置され、豊富な配線資源で接続
プログラマブル性	ファンクションブロック内とブロック間接続	論理セル、配線、I/O、専用ブロック
集積度	低〜中程度（数万ゲート相当）	高〜非常に高（数百万ゲート相当）
論理遅延	予測しやすい、比較的均一	配置配線に依存、ばらつきが大きい傾向
立ち上がり	速い（通常即時）	遅い場合がある（コンフィギュレーション時間）
コンフィグ	通常不揮発性（EEPROM/Flash）	通常揮発性（SRAM）、外部からロードが必要
消費電力	静的電力が低い傾向	SRAMベースは静的電力が高い傾向
適用	シンプルな制御、Glue Logic、高速I/O	複雑な信号処理、並列処理、高集積回路

一般的に、小規模で高速な制御ロジックにはCPLDが、大規模で複雑なデータパス処理や並列処理にはFPGAが向いています。しかし、近年の低コストFPGAは小規模化しており、CPLDの領域を侵食しつつあります。

第3章：PLDの内部構造（FPGAを中心とした詳細）

現在のPLDの主流はFPGAであるため、ここではFPGAの内部構造についてより詳細に解説します。FPGAは主に以下の要素で構成されます。

3.1 論理ブロック (Logic Block / Logic Cell / Slice / CLB)

FPGAの最も基本的な構成要素であり、組み合わせ回路や順序回路を実装します。メーカーによって呼び方は異なりますが、XilinxではCLB (Configurable Logic Block) が大きな単位で、その中にスライス (Slice) が含まれます。スライスの中にLUTやフリップフロップが配置されています。

LUT (Lookup Table):
- LUTは、指定された入力数に対する真理値表を実装する機能を持っています。N入力LUTは、N個の入力変数に対する2^N通りの出力値を記憶する小さなメモリ（SRAMセルアレイ）です。入力信号がこのメモリのアドレスとなり、アドレスに対応するメモリセルの内容が出力となります。
- 例えば、4入力LUT（LUT4）は、4つの入力に対して2^4 = 16通りの出力値を記憶できます。これにより、4入力までの任意の組み合わせ回路を1つのLUTで実装できます。
- 現代のFPGAでは、4入力、6入力、あるいはそれ以上の入力を持つLUTが一般的です。大きな組み合わせ回路は、複数のLUTと内部の高速配線を使って構成されます。
- LUTは、組み合わせ回路だけでなく、小さなメモリ（分散RAM）やシフトレジスタとしても構成可能です。
フリップフロップ (Flip-Flop / Register):
- Dフリップフロップが一般的です。組み合わせ回路（LUTで実装）の出力をフリップフロップに入力することで、同期式の順序回路を構成できます。クロック信号に同期して、入力値を保持（記憶）します。
- フリップフロップは、セット/リセット、イネーブルなどの制御端子を持ちます。
- LUTとフリップフロップはペアになっていることが多く、LUTの出力を直接フリップフロップに接続したり、LUTの出力を組み合わせロジックとしてそのまま出力したり、あるいはフリップフロップをバイパスしたりする設定が可能です。

論理ブロックは、これらのLUTとフリップフロップをいくつかまとめ、さらに内部の高速配線やキャリーロジック（加算器などの算術演算を効率化する専用パス）などを備えた構造になっています。これにより、レジスタ付き組み合わせ回路、カウンタ、ステートマシンなどを効率的に実装できます。

3.2 配線リソース (Routing Resource)

PLD、特にFPGAの柔軟性を実現する鍵となるのが、プログラム可能な配線リソースです。チップ内部には、論理ブロック、I/Oブロック、専用ブロックなどを接続するための配線が網の目のように張り巡らされています。これらの配線は、以下の要素で構成されます。

配線セグメント (Routing Segments): チップ上を走る物理的な金属配線です。長さによって、短いもの（近隣の論理ブロック間接続用）、中間長のもの（少し離れたブロック間接続用）、長いもの（チップ全体に信号を配る大域配線用、クロック信号など）があります。
スイッチマトリクス (Switch Matrix) / スイッチボックス (Switch Box): 複数の配線セグメントが交差する点に配置される、プログラム可能なスイッチの集合です。このスイッチをON/OFFすることで、特定の配線セグメント同士を接続したり、論理ブロックの入出力と配線セグメントを接続したりします。
プログラマブルスイッチ: スイッチマトリクスの内部にある、個々の接続/非接続を設定する要素です。一般的にはSRAMセルによって制御されるトランジスタスイッチ（パストランジスタや伝送ゲート）が使われます。SRAMセルに「1」が書き込まれていればスイッチがONになり配線が接続され、「0」が書き込まれていればOFFになり非接続となります。FlashベースやAnti-fuseベースのPLDでは、これらの技術を用いたスイッチが使われます。

配線リソースの構造と豊富さが、FPGAの性能（特に動作周波数）と集積度に大きく影響します。配線遅延は信号伝播の主要な要因であり、設計ツールは目的のタイミングを満たすように最適な配線経路を探索します。

3.3 I/Oブロック (Input/Output Block / IOB)

FPGAチップの外部ピンに接続される部分です。内部ロジックと外部回路との間の信号のやり取りを仲介します。I/Oブロックは、さまざまな機能をプログラム可能です。

入力バッファ / 出力バッファ: 外部信号のレベル変換や駆動能力を提供します。
トライステートバッファ: 出力をハイインピーダンス状態に設定することで、複数のデバイスが同じバスを共有できるようにします。
プルアップ / プルダウン抵抗: 外部回路に接続されていない入力ピンの不定値を防ぎます。
入力遅延要素 / 出力遅延要素: タイミング調整のために、信号に意図的な遅延を追加します。
レジスタ: 入力信号をクロックに同期して取り込んだり、出力信号をクロックに同期して駆動したりするためのフリップフロップ。高速I/Oインターフェースで重要です。
入出力電圧規格サポート: LVCMOS, LVTTL, HSTL, SSTL, Differential信号（LVDSなど）といった、さまざまなロジックレベルや信号形式に対応するための設定が可能です。

I/Oブロックは、単なる電気的なインターフェースだけでなく、入力信号の同期化や出力信号の駆動タイミングの調整など、デジタルシステム全体のタイミングにおいて重要な役割を果たします。

3.4 専用機能ブロック (Dedicated Hardware Blocks)

高性能なFPGAでは、汎用的な論理ブロックだけでは非効率な処理を高速に行うために、特定の機能をハードウェアとして組み込んでいます。

DSPスライス:
- 乗算器、加算器、積和演算器（MAC: Multiply-Accumulate）などの演算器を内蔵しています。
- デジタルフィルタ、FFT、変調/復調といったデジタル信号処理アルゴリズムの中核部分を、高いスループットと低い消費電力で実行できます。
- 演算器のビット幅（例: 18×18 bit乗算器）や構成（パイプライン段数など）が固定されていることが多いですが、プログラムによって柔軟に利用できます。
ブロックRAM (BRAM):
- 汎用的なLUTベースのメモリ（分散RAM）よりも大容量かつ高速なメモリブロックです。
- 単一ポート、デュアルポート、FIFO（First-In, First-Out）バッファなど、さまざまな構成が可能です。
- プロセッサのデータメモリ、ルックアップテーブル、フレームバッファなど、さまざまな用途に使用されます。
クロックマネジメントタイル (CMT):
- PLL (Phase-Locked Loop) や DCM (Digital Clock Manager) などの回路を内蔵しています。
- 外部から入力されるクロック信号を基に、内部で使用する様々な周波数や位相のクロック信号を生成します。例えば、入力クロックの周波数を逓倍/分周したり、位相をずらしたり、ジッタを除去したりできます。
- 複数の異なるクロックドメインを持つ複雑なシステムをFPGA内部で実現するために不可欠です。
シリアルトランシーバー (SerDes):
- Gbpsクラスの高速シリアル通信を実現するためのハードウェアです。差動信号ドライバー/レシーバー、シリアライザ/デシリアライザ、CDR（Clock Data Recovery）回路などを含みます。
- PCI Express, Ethernet, USB 3.0, DisplayPort, JESD204Bなどの高速通信規格に対応するために使用されます。
組み込みプロセッサコア (SoC FPGA):
- ARM Cortex-AシリーズやCortex-Rシリーズなどの汎用プロセッサコアをハードマクロとして内蔵しているFPGAです。
- プロセッサでソフトウェアを実行し、FPGA部分でカスタムハードウェアアクセラレータやI/O制御ロジックを実装することで、高性能かつ柔軟なシステムを構築できます。例：Xilinx Zynqシリーズ、Intel Cyclone V SoCなど。

これらの専用ブロックは、FPGAの汎用的な論理リソースだけでは実現が難しい機能を提供し、FPGAの適用範囲を大きく広げています。設計者は、これらの専用ブロックと汎用論理リソースを組み合わせて、システム全体を構築します。

コンフィギュレーション技術

PLD、特にFPGAがプログラム可能なのは、内部のプログラマブルスイッチやLUTのメモリセルに設定情報（コンフィギュレーションデータ）を書き込むことができるからです。この情報の保持方法によって、いくつかの技術があります。

SRAMベース:
- 最も一般的な技術です。内部に多数のSRAMセルを持ち、このSRAMセルの値（0または1）でスイッチのON/OFFやLUTの内容を制御します。
- 利点: 製造プロセスが標準的なCMOSロジックプロセスと親和性が高く、微細化が進みやすい。書き換え回数の制限がない。高速にコンフィギュレーション可能。
- 欠点: SRAMは揮発性メモリであるため、電源がOFFになるとコンフィギュレーションデータが失われます。そのため、電源投入時には外部の不揮発性メモリ（Flash ROMなど）からコンフィギュレーションデータを毎回ロードする必要があります。静的な（回路が何も動作していない状態での）消費電力が比較的大きい傾向があります。
Flashベース:
- EEPROMやFlashメモリ技術をプログラマブルスイッチやLUTの記憶セルとして使用します。
- 利点: 不揮発性であるため、電源投入後すぐに（外部メモリからのロードなしに）動作を開始できます。静的な消費電力が低い傾向があります。
- 欠点: 製造プロセスがSRAMベースより複雑になる場合がある。書き換え回数に制限がある。高密度化や高性能化がSRAMベースより遅れる傾向がある。
Anti-fuseベース:
- 一度だけ電気的に接続を恒久的に確立する「Anti-fuse」という要素を使用します。プログラム前は絶縁状態ですが、高い電圧をかけると導通状態になります。
- 利点: 不揮発性。非常に高い信頼性と耐放射線性を持つ。物理的に接続が確立されるため、SRAMベースやFlashベースに比べて抵抗成分が小さく、高速化が期待できる。
- 欠点: 一度プログラムすると内容を変更できない（OTP: One-Time Programmable）。製造後のテストやデバッグが難しい。

商用FPGAではSRAMベースが圧倒的に主流ですが、不揮発性や低消費電力が求められる用途（例えば、民生機器のInstant-on機能や、バッテリー駆動機器）ではFlashベースのPLD/FPGAも利用されます。Anti-fuseベースのFPGAは、高い信頼性が要求される宇宙航空分野や医療機器などで利用されることがあります。

第4章：PLDの設計フロー

PLDを使って目的のデジタル回路を実現するためには、専用の設計ツールとプロセスが必要です。この一連の流れを設計フローと呼びます。一般的なPLD（特にFPGA）の設計フローは以下のようになります。

要件定義 (Requirements Definition):
- 実現したい機能、入出力仕様、性能目標（動作周波数、スループット）、制約条件（消費電力、面積、ピン配置）などを明確にします。
- システム全体のアーキテクチャを検討し、PLDで実装する部分と、プロセッサや他のICで実現する部分を分離します。
設計入力 (Design Entry):
- 定義された論理回路を、設計ツールが解釈できる形式で記述します。主な方法として、HDL記述と回路図入力があります。
- HDL (Hardware Description Language):
  - VHDL (VHSIC Hardware Description Language) と Verilog HDL が二大主流言語です。これらの言語は、ハードウェアの構造や動作をテキスト形式で記述します。
  - HDLは、ソフトウェアのプログラミング言語とは異なり、回路の並列性や時間的な振る舞いを記述するのに適しています。
  - 設計者は、信号間の関係（データフロー記述）、論理ゲートの接続（構造記述）、あるいはレジスタ転送レベルやビヘイビアレベルで回路の動作を記述します。
- 回路図入力:
  - グラフィカルなツールを使って、論理ゲートやフリップフロップ、メモリなどの部品を図形的に配置し、配線を描いて回路を構成します。
  - 小規模な回路や、既存の部品の接続を記述する場合には有効ですが、大規模な回路には不向きです。
- その他:
  - 高位合成 (HLS: High-Level Synthesis) ツールを使って、C/C++/SystemCなどの高位言語で記述したアルゴリズムをHDLに自動変換する手法も普及してきています。
  - IPコア (Intellectual Property Core) を利用することも一般的です。IPコアは、特定の機能（例えば、イーサネットコントローラ、PCI Expressインターフェース、DSPアルゴリズムなど）を事前に設計・検証済みのハードウェアモジュールとして提供されるもので、これを設計に組み込むことで開発効率を高めます。
合成 (Synthesis):
- 設計入力されたHDLコードや回路図を、対象となるPLDの基本的な論理要素（FPGAであればLUT、フリップフロップ、AND/ORゲートなど）の組み合わせで表現されたネットリスト（Netlist）に変換するプロセスです。
- 合成ツールは、記述された論理機能を実現するための最適なハードウェア構造（使用するLUTの数、ゲートの接続など）を決定します。
- この段階で、回路の論理的な正しさを保ちつつ、面積（使用する論理リソース）や速度（信号の遅延）に関して最適化が行われます。例えば、論理式を簡略化したり、共通する論理をまとめたりします。
- 合成結果として、対象PLDのプリミティブ（基本的な構成要素）の接続情報が記述されたネットリスト（例: EDIF形式、Verilogネットリスト形式）が出力されます。
配置配線 (Place & Route):
- 合成で生成されたネットリストに記述された論理要素（プリミティブ）を、実際のPLDチップ上の物理的なリソース（特定のLUT、フリップフロップ、I/Oブロック、専用ブロックなど）に割り当てる（配置: Place）プロセスです。
- 配置された論理要素間、および外部ピンとの間の接続を、PLD内部のプログラム可能な配線リソース（配線セグメントとスイッチ）を使って物理的に接続する（配線: Route）プロセスです。
- 配置配線ツールは、設計者が指定したタイミング制約（信号が特定の時間内に到達する必要があるなどの制約）を満たすように、最適な物理的な配置と配線経路を探索します。
- 配置配線は、PLDの性能（特に動作周波数）に最も大きな影響を与えるステップです。信号の遅延は配線長に大きく依存するため、タイミング的に厳しい信号（クリティカルパス）の配線は、できるだけ短く、遅延の小さい経路が選ばれます。
- 複雑なアルゴリズムを用いて、配置と配線の組み合わせ最適化を行います。
タイミング解析 (Timing Analysis):
- 配置配線が完了した物理的な設計に基づいて、チップ上の各信号経路の遅延時間を計算し、すべてのタイミング制約が満たされているかを確認します。
- 静的タイミング解析 (Static Timing Analysis: STA) が一般的です。これは、テストベクタを与えることなく、回路内のすべてのパス（組み合わせロジックのパス、レジスタ間のパスなど）の遅延を解析し、セットアップタイム、ホールドタイムなどの違反がないかを報告する手法です。
- タイミング解析の結果、要求された動作周波数で回路が正しく動作しないことが判明した場合、設計者はHDLコードに戻ってロジックを修正したり、合成や配置配線の設定を変更したりして、タイミングを改善する必要があります。この修正と再解析のループが発生することがよくあります。
- タイミング制約を記述するために、SDC (Synopsys Design Constraints) などの形式が使用されます。
コンフィギュレーションファイル生成 (Bitstream Generation):
- 配置配線とタイミング解析が完了し、設計が要求仕様を満たしていることが確認できたら、その物理的な接続情報や論理ブロックの設定情報を、対象PLDに書き込める形式のバイナリファイル（コンフィギュレーションファイル、ビットストリーム）として生成します。
- このビットストリームは、PLD内部のSRAMセルやFlashセル、Anti-fuseなどのプログラマブル要素に書き込まれるデータそのものです。
ダウンロード / 書き込み (Download / Programming):
- 生成されたコンフィギュレーションファイルを、JTAG (Joint Test Action Group) インターフェースや、専用のプログラマ、あるいは開発ボード上のUSBインターフェースなどを通じて、ターゲットのPLDに書き込みます。
- SRAMベースのFPGAの場合、通常、電源投入時やリセット解除時に、外部の不揮発性メモリ（Configuration Flashなど）からこのビットストリームが自動的にロードされ、内部がコンフィギュレーションされます。
- FlashベースやAnti-fuseベースのPLD/FPGAは、一度書き込めば電源を切っても内容が保持されます。
デバッグ (Debugging):
- PLDに設計を書き込んだ後、実際のハードウェア上で設計が意図通りに動作するかを確認します。
- シミュレーションツールを用いて、コンフィギュレーション前に設計の機能的な動作を検証することも重要です。これは、HDL記述の段階（RTLシミュレーション）や、合成後のネットリスト段階（ゲートレベルシミュレーション）、あるいはタイミング情報を含めたポスト配置配線シミュレーションなど、さまざまなレベルで行われます。
- 実機デバッグでは、ロジックアナライザを使ってPLDのピン信号を観測したり、FPGAの内部信号を観測するためのオンチップデバッグ機能（例: XilinxのIntegrated Logic Analyzer (ILA)、IntelのSignalTap II）を利用したりします。

この設計フローは、ASICの設計フローと多くの点で共通していますが、特に「配置配線」の段階で物理的なチップ構造にマッピングする点や、「コンフィギュレーション」というステップがある点が異なります。ASICでは製造工場でこの物理的な実装が行われるのに対し、PLDではユーザーの手元や現場でこれが（設計ツールの助けを借りて）行えるのが最大の特徴です。

主要なPLDベンダー（例えば、AMD (旧Xilinx)、Intel (旧Altera)、Lattice Semiconductor、Microchip (旧Microsemi)など）は、この設計フロー全体をサポートする統合開発環境（IDE）を提供しています。これらのツールスイートには、HDLエディタ、シミュレータ、合成ツール、配置配線ツール、タイミング解析ツール、デバッガなどが含まれています。

第5章：PLDの利点と欠点

プログラマブルな性質を持つPLDは、従来の固定機能ICやASICと比較して、それぞれ利点と欠点があります。

5.1 PLDの利点

開発期間の短縮 (Time-to-Market): ASICのようにゼロから設計・製造するプロセスが不要です。設計変更もソフトウェアのように短時間で行い、手元の開発ボードやターゲットシステムに書き込んで即座に検証できます。これにより、製品開発サイクルを大幅に短縮できます。
低い初期開発コスト: ASICの開発には設計費用、マスク費用、製造費用など億単位の初期投資が必要となる場合があります。PLDは、開発ツールや開発ボードの費用はかかりますが、チップ単価は比較的安価であり、試作や少量生産においてASICよりもはるかに初期コストを抑えられます。
高い柔軟性と再構成性: 仕様変更や機能追加に柔軟に対応できます。同じハードウェアのまま、異なるファームウェア（ビットストリーム）を書き込むことで、多様な機能を切り替えて実現することが可能です。これは、市場の要求が変化しやすい製品や、標準規格が進化する通信機器などで大きな強みとなります。
試作と検証の容易さ: ASIC開発の前に、PLD（特にFPGA）を使って設計を実装・検証する（プロトタイピング、エミュレーション）ことが広く行われています。実際のハードウェアで設計を検証できるため、ASIC化した場合の設計ミスのリスクを大幅に低減できます。
並列処理能力: プロセッサが命令を順次実行するのに対し、PLDは多数の論理演算をハードウェアとして並列に実行できます。これにより、特定のタスク（信号処理、データ圧縮/伸長など）において、プロセッサ単体では実現できない高いスループットを達成できます。
陳腐化リスクの低減: ソフトウェアアップデートのようにハードウェアの機能を更新できるため、製品寿命期間中に発生する仕様変更やバグ修正に対応しやすくなります。
機能集積: 多数の汎用ロジックICや小規模なASICで構成していたシステムを、1つのPLDチップに集積することで、部品点数削減、基板面積縮小、消費電力削減、信頼性向上などを実現できます。

5.2 PLDの欠点

単価（特に大量生産時）: ASICは、開発コストは高いものの、一度設計が完了してしまえば、チップの製造単価は大量生産においてPLDよりも大幅に安価になる傾向があります。数百万個といった規模で同じ回路を製造する場合、PLDはASICに比べてコスト高になることが多いです。
性能（速度・消費電力・面積）: 一般的に、同じ機能を実現する場合、最適化されたASICはPLDよりも高速に動作し、消費電力が少なく、チップ面積も小さくなる傾向があります。PLDはプログラマブルな配線リソースや汎用的な論理ブロックを使用するため、固定配線のASICに比べて信号遅延が大きく、不要な回路要素が多くなりがちです。
開発難易度: ソフトウェア開発とは異なり、ハードウェア設計（HDL記述、タイミング設計、物理的な制約考慮など）に関する専門知識が必要です。設計ツールも複雑で、習得には時間がかかります。
消費電力: SRAMベースのFPGAは、プログラマブルスイッチを制御するSRAMセルが常に電力を消費するため、静的な消費電力（回路が何も動作していない状態での電力）が大きい傾向があります。FlashベースのPLD/FPGAは静的消費電力が低いですが、一般的にSRAMベースより高性能帯の製品が少ないです。
面積効率: ASICは必要な論理ゲートと配線だけを物理的に形成するのに対し、PLDは汎用的なリソースを多数用意しておき、その一部を使って回路を構成するため、同じ機能を実現する場合でもチップ面積が大きくなる傾向があります。
立ち上がり時間: SRAMベースのFPGAは電源投入時に外部メモリからコンフィギュレーションデータをロードする時間が必要なため、電源投入から動作開始まで時間がかかる場合があります。

これらの利点と欠点を踏まえて、開発者はシステム要件、開発期間、コスト、生産規模などを考慮し、PLD（CPLDまたはFPGA）、ASIC、汎用IC、あるいはプロセッサといった様々な選択肢の中から最適なデバイスを選定する必要があります。試作・少量生産や早期市場投入が重要ならPLDが、大量生産や最高の性能・低消費電力が絶対条件ならASICが有利になることが多いですが、その中間的なニーズや、特定の機能（例えば、高速I/OやDSP演算）を必要とする場合には、PLDが有力な選択肢となります。

第6章：PLDの応用分野

PLD、特にFPGAは、その高い柔軟性と並列処理能力を活かして、非常に幅広い分野で活用されています。

デジタル信号処理 (DSP):
- 音声処理、画像処理、無線通信における変復調処理、フィルタリング、高速フーリエ変換（FFT）など、大量の数値演算をリアルタイムで行う必要があります。
- FPGAのDSPスライスや並列演算能力は、これらのタスクを高性能かつ低遅延で実行するのに適しています。プロセッサ単体では処理が追いつかないような要件でも、FPGAを使えば実現可能な場合があります。
通信機器:
- 基地局のベースバンド処理、ネットワークスイッチ/ルーターにおけるパケット処理、光通信システムにおける信号処理など。
- 高速なデータレートに対応するためのシリアルトランシーバーや、柔軟なプロトコル処理、リアルタイム性が求められる制御ロジックの実装にFPGAが不可欠です。標準規格の進化にも対応しやすいというメリットがあります。
画像処理 / コンピュータビジョン:
- カメラからの高速な画像データの取り込み、フィルタリング、特徴抽出、オブジェクト認識、リアルタイムビデオ処理など。
- FPGAの並列処理能力は、ピクセル単位の処理や、フレームレートの高い画像処理において高いパフォーマンスを発揮します。エッジAI分野における画像認識処理などでも活用が広がっています。
制御システム:
- 産業用ロボット、工作機械、モーター制御、電力系統制御など。
- 高速で確定的な（応答時間が保証される）制御ループや、複数のセンサー・アクチュエーターとのリアルタイムなインターフェースを実現するために使用されます。カスタムI/Oや特殊な通信プロトコルへの対応にも柔軟です。
プロトタイピング / エミュレーション:
- ASICや大規模SoC（System on Chip）の開発において、設計検証のためにFPGAが利用されます。複数の高密度FPGAを組み合わせたエミュレーターシステムを構築し、設計中の大規模回路を実装して、ソフトウェアや周辺ハードウェアと組み合わせて検証します。
- これにより、ASICテープアウト前に設計ミスを発見し、手戻りを減らすことができます。
組み込みシステム:
- カスタム周辺機能の追加、プロセッサのアクセラレータ、特殊なセンサーインターフェース、リアルタイム性の高い割り込み処理など。
- SoC FPGAは、標準的なプロセッサとカスタムハードウェアを1チップに統合できるため、組み込みシステムの高性能化・高機能化に貢献します。
試験計測機器:
- 高速オシロスコープ、スペクトラムアナライザ、信号発生器など。
- 高速なデータサンプリング、信号処理、波形合成などにFPGAの能力が活用されています。
防衛・航空宇宙:
- レーダー信号処理、通信、制御システムなど、高い信頼性や耐放射線性が求められる分野で、Anti-fuseベースなどの堅牢なFPGAが使用されることがあります。
データセンター / クラウドコンピューティング:
- ネットワークアクセラレーション、ストレージ処理、セキュリティ処理、特定のアルゴリズム（例えば、検索、暗号化/復号化、機械学習推論）のハードウェアアクセラレーション。
- FPGAの柔軟性と並列処理能力は、これらのタスクをCPUやGPUよりも電力効率よく、あるいは低遅延で実行できる可能性があり、注目されています。特にAI推論処理における活用が期待されています。
研究開発:
- 新しいコンピュータアーキテクチャの研究、カスタムハードウェアの実験、学術的なプロジェクトなど。

これらの応用例からもわかるように、PLDは単に汎用ICを置き換えるだけでなく、ASICではコストが見合わない、あるいは開発期間がかかりすぎるが、ソフトウェア処理では性能やリアルタイム性が不足するという「間」のニーズを満たす重要なデバイスとして、幅広い分野で活用されています。

第7章：PLDの将来

PLD技術は、半導体プロセスの微細化や新しいアーキテクチャの導入により、今後も進化を続けると予想されます。

さらなる高性能化・高集積度化: 半導体プロセスの微細化により、より多くの論理リソース、メモリ、DSPスライス、高速トランシーバーなどを1チップに集積できるようになります。動作周波数の向上や消費電力の低減も期待されます。
AI/機械学習への特化: AIの需要拡大に伴い、FPGAは推論処理のアクセラレーターとしてますます重要になると考えられています。機械学習に特化した演算器（行列乗算器など）を搭載した専用ブロックや、データフロー処理を効率化するアーキテクチャの進化が進むでしょう。
高位合成 (HLS) の進化: C/C++などの高位言語からFPGAのハードウェア記述を自動生成するHLSツールの性能向上により、ソフトウェア技術者もFPGAを活用しやすくなることが期待されます。これにより、開発の生産性が向上し、より複雑なアルゴリズムをハードウェアで実装しやすくなります。
セキュリティ機能の強化: PLDに実装されるIPやデータは重要な資産となるため、デザインの保護、コンフィギュレーションデータの暗号化、耐タンパー性などのセキュリティ機能の強化が進むでしょう。
オープンソースハードウェアとの連携: RISC-VのようなオープンソースプロセッサコアをFPGA上で実装したり、オープンソースのハードウェア設計ツール（例: SymbiFlowプロジェクト）が発展したりすることで、PLD開発のエコシステムが変化する可能性があります。
多様な周辺IPの統合: ネットワークインターフェース、メモリコントローラ、各種ペリフェラルなど、標準的なIPコアの提供が充実し、システム全体の開発が容易になるでしょう。
適応型コンピューティングへの発展: ハードウェアを動的に再構成（Partial Reconfiguration）する技術の進化により、実行中に回路の一部を変更するといった、より柔軟で効率的なシステムが実現可能になるかもしれません。

PLDは、ASICや汎用プロセッサと競合しつつも、それぞれの弱点を補完し合う関係にあります。特に、柔軟性と並列処理能力が同時に求められる用途において、PLDの重要性は今後も増していくと考えられます。クラウドからエッジまで、幅広いコンピューティング環境において、PLDはカスタムハードウェアの実現手段として、その存在感を高めていくでしょう。

まとめ

PLD、すなわちプログラマブルロジックデバイスは、ユーザーが論理機能を電気的に書き換え（プログラム）できる集積回路です。固定機能のICやASICの課題であった開発期間の長さやコスト、柔軟性の欠如を解決するために誕生しました。

PLA、PAL、GALといった初期のデバイスを経て、CPLDは小規模な論理ブロックを集積し、FPGAはLUTベースの論理ブロックと豊富な配線リソース、さらにDSPやメモリといった専用ブロックを統合することで、非常に高い集積度と柔軟性を実現しました。

PLDの設計は、HDLによる記述から始まり、合成、配置配線、タイミング解析を経て、コンフィギュレーションファイルを生成し、デバイスに書き込むというプロセスで行われます。この設計フローは、ASIC設計と比較して、手軽な試行錯誤と迅速な検証を可能にします。

PLDの最大の利点は、その柔軟性と開発期間の短縮能力です。これにより、市場の変化に素早く対応したり、多様な製品バリエントを展開したり、ASIC開発のリスクを低減したりすることが可能になります。また、ハードウェアによる並列処理能力は、特定の高性能計算タスクにおいてプロセッサを凌駕するパフォーマンスを発揮します。

一方、大量生産における単価や、最高の性能・最低消費電力においては、最適化されたASICに劣る場合があること、ハードウェア設計の専門知識が必要であることなどが欠点として挙げられます。

現在、PLDはデジタル信号処理、通信、画像処理、制御システム、プロトタイピング、データセンターなど、多岐にわたる分野で不可欠なデバイスとなっています。AI/機械学習分野での活用拡大や、高位合成技術の進化などにより、PLDの重要性は今後も高まり、その応用範囲はさらに広がっていくでしょう。

プログラマブルロジックデバイスは、デジタルシステム開発における強力なツールであり、現代の技術革新を支える基盤の一つと言えます。その基本的な仕組みや種類、設計手法を理解することは、デジタル技術に関わる多くのエンジニアにとって非常に価値のあることであると言えるでしょう。

PLDとは？ プログラマブルロジックデバイスの基本を徹底解説